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嵌入式OS-Linux

Linux應(yīng)用開發(fā)班
嵌入式Linux系統(tǒng)開發(fā)班

嵌入式Linux驅(qū)動開發(fā)班
Linux網(wǎng)絡(luò)工程及系統(tǒng)管理
QT應(yīng)用開發(fā)培訓(xùn)班
Linux內(nèi)核剖析高級培訓(xùn)班
嵌入式Linux實時系統(tǒng)與內(nèi)核開發(fā)班
RT Linux開發(fā)高級班
嵌入式Linux/MiniGUI高級培訓(xùn)班
Linux高手直通車-LPI全球認(rèn)證課程
嵌入式Linux高級編程及網(wǎng)絡(luò)核心技術(shù)
Linux驅(qū)動、系統(tǒng)、應(yīng)用全能班

嵌入式CPU--ARM

ARM開發(fā)培訓(xùn)班

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Cortex-M0開發(fā)培訓(xùn)班

eCos驅(qū)動移植培訓(xùn)

MIPS高級開發(fā)班

BlackFin培訓(xùn)(基于uClinux平臺)

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WinCE應(yīng)用開發(fā)培訓(xùn)班

WinCE系統(tǒng)定制與驅(qū)動班

Windows CE項目案例培訓(xùn)班

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單片機系統(tǒng)開發(fā)初級和中級班

單片機系統(tǒng)開發(fā)高級班

單片機與ZigBee無線網(wǎng)絡(luò)實戰(zhàn)

單片機電機控制與變頻/逆變控制技術(shù)

汽車單片機與車載網(wǎng)絡(luò)技術(shù)培訓(xùn)班

語音技術(shù)及單片機應(yīng)用開發(fā)

嵌入式硬件設(shè)計

高速嵌入式系統(tǒng)硬件設(shè)計班

Allegro Cadence PCB設(shè)計初級和中級班

Allegro Cadence PCB設(shè)計高級班

Power Pcb(PADS)設(shè)計培訓(xùn)班

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模擬電路前端設(shè)計培訓(xùn)班

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FPGA與DSP聯(lián)合應(yīng)用

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堅持小班授課，為保證培訓(xùn)效果，增加互動環(huán)節(jié)，每期人數(shù)限3到5人。注意：本課程一旦開課不予退費。

時間地點

上課地點：【上海】：同濟大學(xué)(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學(xué)成教院【北京分部】：北京中山/福鑫大樓【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路）【成都分部】：領(lǐng)館區(qū)1號（中和大道）【沈陽分部】：沈陽理工大學(xué)/六宅臻品【鄭州分部】：鄭州大學(xué)/錦華大廈【石家莊分部】：河北科技大學(xué)/瑞景大廈【廣州分部】：廣糧大廈【西安分部】：協(xié)同大廈
近開課時間(周末班/連續(xù)班/晚班）：FPGA和DSP聯(lián)合班：2025年12月29日..學(xué)用相長,注重實踐....以質(zhì)量求發(fā)展....合作共贏....實用實戰(zhàn)....用心服務(wù)......--即將開課--........................(歡迎您垂詢，視教育質(zhì)量為生命！)

學(xué)時和費用

        ★課時：共一個月


        ☆注重質(zhì)量
        ☆邊講邊練
        ☆合格學(xué)員免費推薦工作



        專注高端培訓(xùn)17年，曙海提供的課程得到本行業(yè)的廣泛認(rèn)可，學(xué)員的能力
        得到大家的認(rèn)同，受到用人單位的廣泛贊譽。

        ★實驗設(shè)備請點擊這兒查看★

新優(yōu)惠

◆在讀學(xué)生憑學(xué)生證，可優(yōu)惠500元。

質(zhì)量保障

        1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓(xùn)班中重聽；
        2、培訓(xùn)結(jié)束后免費提供半年的技術(shù)支持，充分保證培訓(xùn)后出效果；
        3、培訓(xùn)合格學(xué)員可享受免費推薦就業(yè)機會。

課程大綱:

FPGA與DSP聯(lián)合應(yīng)用

FPGA與DSP聯(lián)合應(yīng)用
課程簡介：	DSP應(yīng)用是展示FPGA優(yōu)勢的有效場合。通過本次課的學(xué)習(xí)，可以幫助學(xué)員掌握使用FPGA實現(xiàn)DSP的基本理論和實現(xiàn)方法。掌握針對DSP的Verilog編程方法，實現(xiàn)如Cordic算法、FFT IP Core使用等經(jīng)典內(nèi)容。
培訓(xùn)時長：	四天
必備條件：	熟練掌握Verilog HDL
獲得技能：	掌握使用FPGA實現(xiàn)DSP的基本理論和實現(xiàn)方法。
課程大綱：	第一階段
	Verilog for DSP
	第二階段
	Cordic算法實現(xiàn)
	第三階段
	浮點算法的定點處理
	第四階段
	浮點數(shù)與定點數(shù)
	第五階段
	浮點如何轉(zhuǎn)定點
	第六階段
	FPGA實現(xiàn)DSP的優(yōu)勢及應(yīng)用的典型場合
	第七階段
	多速率信號處理(中頻數(shù)字化的理論)
	第八階段
	帶通采樣定理
	第九階段
	內(nèi)插與抽取
	第十階段
	FFT IP Core的使用方法
	第十一階段
	FPGA+DSP架構(gòu)分析

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