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        1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓(xùn)班中重聽；
        2、培訓(xùn)結(jié)束后免費提供一個月的技術(shù)支持，充分保證培訓(xùn)后出效果；
        3、培訓(xùn)合格學(xué)員可享受免費推薦就業(yè)機會。

課程說明：

SystemVerilog驗證是針對數(shù)字電路驗證技術(shù)初，是數(shù)字電路驗證工程師必須掌握的一項基本技能。該課程不僅是對SystemVerilog的語法描述，更重要的是對SystemVerilog技術(shù)的理論和用法的歸納，總結(jié)和升華，通過SystemVerilog驗證課程的學(xué)習(xí)可以快速成為一名合格的IC驗證工程師，構(gòu)建基于SystemVerilog語言的Testbench，熟練掌握驗證流程和驗證工作規(guī)劃，進而為掌握IC高級驗證技術(shù)打下堅實的基礎(chǔ)。

課程大綱：

1.SystemVerilog 的架構(gòu)

2.SystemVerilog 語義語法

3.SystemVerilog 面向?qū)ο?/p>

4.SystemVerilog編程技巧

5.SystemVerilog 隨機機制

6.SystemVerilog要點

UVM驗證方法學(xué)是針對數(shù)字電路驗證技術(shù)高級學(xué)員的課程，是數(shù)字電路驗證工程師需要掌握的一項高級技能。該課程不僅是對UVM驗證方法的理論描述，更重要的是對UVM驗證方法學(xué)的理論和用法的歸納，總結(jié)和升華，通過UVM驗證方法學(xué)課程的學(xué)習(xí)可以快速成為一名優(yōu)秀的IC驗證工程師。


課程大綱：

1. UVM 驗證平臺的架構(gòu)

2. UVM 消息服務(wù)機制

3. UVM 數(shù)據(jù)建模

4. UVM component configuration

5. communication 要點

6. UVM 技巧

7. UVM sequence