借助FPGA在線修改能力，工程師隨時修改設計而不必改動硬件電路,大大縮短硬件設計時間；
用NIOSII 能添加功能模塊，定制專屬的芯片。FPGA能并發處理N路信號，因此信號不需要排隊，
在復雜的信號處理應用中非常占優勢，高速信號處理，視頻圖像處理。
培訓大綱：
1：FPGA/CPLD簡介掌握常用FPGA/CPLD的基本結構；FPGA與CPLD的比較， FPGA/CPLD常用開發工具
2：開發流程需求分析到模塊劃分； 設計輸入到綜合優化；實現到時序收斂；仿真測試到板級調試
3：軟件開發平臺搭建Quartus Ⅱ的安裝、ModelSim的安裝；基本開發流程概述； 第一個工程實例、工程建與設計輸入； 行為仿真 、引腳分配與編譯、門級仿真、板級調試
4：VERILOG語言入門能熟練使用VERILOG設計多路選擇器和鎖存器； 能使用VERILOG設計全加器
5：VERILOG的設計基礎了解Verilog HDL； 掌握Verilog HDL的模塊中的端口定義，模塊的描述方法
6：VERILOG的數據類型和運算符掌握數據類型，運算符，運算符的優先級；掌握邏輯值，線網，寄存器，數字的表示，向量，數組，參數，字符串等
7：VERILOG模塊模塊的基本概念，模塊的例化，模塊的測試
8：VERILOG順序代碼塊；VERILOG并行代碼塊兩個過程，寄存器變量的過程賦值、線網變量的連續賦值、時序控制
9：VERILOG語言的條件語句掌握if語句，case語句，循環語句與結構說明語句
10：仿真熟練掌握延時模型、固有延時、傳輸延時、仿真6 ；仿真激勵信號的產生； VERILOG測試基準；VERILOG系統級仿真
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