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課程簡介

Mentor Graphics是業(yè)界唯一擁有FPGA全流程設(shè)計工具的EDA廠家，本課程將幫您獲得熟練使用FPGA Advantage所需的眾多技巧，提高您的FPGA設(shè)計方法。本課程會講解如何創(chuàng)建特定的設(shè)計，從概念一直到芯片。大量的講解模塊將演示FPGA Advantage的完整設(shè)計流程，從HDL Desinger Series里創(chuàng)建一個基本的圖形化設(shè)計，通過Modelsim HDL仿真器來驗證您的設(shè)計，再用Precision Synthesis把您的設(shè)計綜合優(yōu)化到一個物理器件上。在業(yè)界專家的指導(dǎo)下，手把手的練習(xí)將進(jìn)一步鞏固授課內(nèi)容并為您奉獻(xiàn)廣泛的工具使用經(jīng)驗。

課程目的

　　　　 借助HDL Designer Series快速建立HDL設(shè)計概念；

　　　　 構(gòu)建HDL狀態(tài)機(jī)，方框圖，真值表，流程圖；

　　　　 用Modelsim調(diào)試驗證您的概念設(shè)計；

　　　　 快速創(chuàng)建測試基準(zhǔn)；

　　　　 用Precision把HDL設(shè)計綜合到廣泛的FPGA物理器件中；?

　　　　 針對速度和面積優(yōu)化設(shè)計；

　　　　 有效地運(yùn)用層次化設(shè)計；

　　　　 執(zhí)行靜態(tài)時序分析；

　　　　 運(yùn)用Top-down和Bottom-up設(shè)計技術(shù)；

　　　　 設(shè)計單元復(fù)用；

　　　　 利用高級的交互窗口能力支持調(diào)試；

　　　　 使用調(diào)試分析功能；

　　　　 創(chuàng)建和比較多個結(jié)果波形；





課程對象

　　 FPGA/ASIC設(shè)計工程師；

　　 CAD工程師和負(fù)責(zé)把FPGA Advantage集成到設(shè)計流程中的管理人員；

　　 負(fù)責(zé)提高FPGA設(shè)計效率的CAD支持團(tuán)隊成員；

　　 運(yùn)用VHDL、Verilog或mixed-HDL進(jìn)行仿真和分析的硬件、軟件及系統(tǒng)