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曙海--工程師的項目導師。

曙海講師體系和課程體系歷經多年升級，形成了以項目實戰經驗豐富的工程師為基礎，產學研相結合的體系，曙海的學員大部分來自外資企業、上市公司的，研究所的工程師或高校老師，很多學員都參加工作很多年了，這對曙海的講師形成很高的要求，曙海的講師隊伍名校博士、碩士學歷的工程師占絕大多數，他們大部分為上海貝爾，TI德州儀器，華為，中科院，中興，Xilinx,Intel英特爾,NI公司，Cadence公司,Synopsys，IBM，Altera，Oracle，synopsys，微軟，飛思卡爾等大型公司高級工程師，項目經理，技術支持專家，他們有著深厚的專業技能和技術素養，豐富的項目實戰經驗，基本上都有十多年實際項目經驗，開發過多個大型項目。

針對客戶實際需求，案例教學，邊講邊練，互動式授課，曙海的專家講師以專業、敬業的精神，傾囊相授，不辜負每個學員的托付和期望。

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曙海--IT高端培訓的良心技術服務機構，一站式軟硬件技術服務平臺。

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以項目實戰為導向，以實戰演練貫穿始終，練習！練習！直到把技術練習到血液中！

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堅持小班授課，為保證培訓效果，增加互動環節，每期人數限3到5人。

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上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院【北京分部】：北京中山/福鑫大樓【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路）【成都分部】：領館區1號（中和大道）【沈陽分部】：沈陽理工大學/六宅臻品【鄭州分部】：鄭州大學/錦華大廈【石家莊分部】：河北科技大學/瑞景大廈【廣州分部】：廣糧大廈【西安分部】：協同大廈
近開課時間(周末班/連續班/晚班）：AMS Methodology Kit培訓(Cadence)：2025年12月15日..以質量求發展....合作共贏....實用實戰....用心服務......--即將開課--........................(歡迎您垂詢，視教育質量為生命！)

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◆在讀學生憑學生證，可優惠500元。

質量保障

        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術支持。
        3、培訓合格學員可享受免費推薦就業機會。

　　AMS Methodology Kit培訓(Cadence)

課程簡介

????本課程將會采用一個實際的模擬電路，該電路是一塊完整的網卡芯片中的一個6位的模數轉換器中的采樣保持電路，我們將使用該模擬電路塊，讓參與人員有機會在Cadence的Virtuoso定制電路設計平臺上，完整地經歷從原理圖輸入、器件電學參數設置、電路模擬仿真、版圖的生成、DRC/LVS等物理規則檢查、寄生參數提取、后版圖仿真及反標、以及電壓降和電遷徙的可靠性檢查，Cadence已經為所有的設計步驟準備好了正確而完整的數據，參加培訓的工程師可以將其作為模版而完成自主的設計，首先，所有參與培訓的工程師需要在4天的時間內，在Cadence講師的輔助下，基于Cadence的工具平臺，利用Cadence提供的數據，完成從設計前端到后端的所有工作，然后工程師在參照參考設計的前提先，自行完成該電路從前到后的所有設計，從而熟悉整個模擬集成電路設計的步驟和流程；

課程說明：

????該課程是一個以參加培訓人員自己動手為主的實習課程，不是Cadence的工具培訓，而是基于設計方法學的一個設計實例課程，Cadence工具的詳細的使用方法不會被設計，所有工具的使用都是為了保證設計課程的順利完成，不能代替Cadence的工具培訓。

涉及的工具列表：

Virtuoso Schematic Editor

Analog Design Environment

Virtuoso Specification Driven Envrionment

Virtuoso Hierarchy Editor

Virtuoso Spectre simulator

UltraSim simulator

Virtuoso-XL layout Editor

Assura DRC/LVS

Assura RCX

Virtuoso Analog VoltageStorm Option

Virtuoso Analog EletronicStorm Option

階段 1:基于混合信號驗證（AMS Top Level Verification Flow）的培訓

正向設計如何在系統層面上基于全芯片的指標驗證
對用Verilog描述的數字模塊和VerilogA或者晶體管描述的模擬模塊進行混合仿真
在模塊沒有進行版圖實現時的頂層寄生效應的仿真

階段 2:基于模擬和定制電路設計（AMS Block Level Creation Flow）的流程培訓

呈現模擬集成電路模塊設計的完整流程
原理圖的輸入、Spectre仿真、設計冗余分析、連接驅動版圖實現
DRC/LVS物理驗證、寄生參數提取
后版圖仿真和對比、行為級查表模型的自動生成

階段 3:基于數模混合電路的后端物理設計（Analog Driven Physical Implementation Flow）的培訓

實現在基于全芯片面積約束下的布局和布線
在頂層布局下向模擬模塊和數字模塊傳遞模塊形狀和Pin的位置信息
自動實現數字和模擬模塊之間的連接
在頂層實現層次化的DRC/LVS物理驗證和寄生參數提取
簡單的數字電路布局布線

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